采用混合壓縮兩級流水乘加單元的數(shù)字信號處理器
基本信息

| 申請?zhí)?/td> | CN200410015737.7 | 申請日 | - |
| 公開(公告)號 | CN1324456C | 公開(公告)日 | 2007-07-04 |
| 申請公布號 | CN1324456C | 申請公布日 | 2007-07-04 |
| 分類號 | G06F7/52(2006.01);G06F7/50(2006.01);G06F7/48(2006.01);G06F7/38(2006.01);G06F7/00(2006.01) | 分類 | 計算;推算;計數(shù); |
| 發(fā)明人 | 陳健;王田;徐如淏 | 申請(專利權)人 | 上海領微科技有限公司 |
| 代理機構 | 上海交達專利事務所 | 代理人 | 毛翠瑩 |
| 地址 | 200240上海市閔行區(qū)東川路800號 | ||
| 法律狀態(tài) | - | ||
摘要

| 摘要 | 一種采用混合壓縮兩級流水乘加單元的數(shù)字信號處理器,在算術運算單元設計了兩級流水線結構的乘加單元,基4改進的Booth編碼單元以及3∶2壓縮器和4∶2壓縮器混合的壓縮樹單元構成第一級流水線,72位3∶2壓縮器和72位超前進位加法器,選擇器,選擇器控制線構成第二級流水線,混合壓縮樹單元以一個4∶2壓縮器作根基,向上生長兩個分枝,直到頂部分枝所能接受的信號數(shù)達到或超過所要壓縮的信號數(shù),同時規(guī)定只有最高層才能由3∶2壓縮器構成,并且除了次高層外,底下層上生長的分枝是完備的。本發(fā)明特別設計的乘加單元在時延降低的同時減少了芯片面積,提高了芯片的頻率和性能,增加了芯片的性價比。 |





