數據交織方法及FPGA

基本信息

申請?zhí)?/td> CN202111607838.3 申請日 -
公開（公告）號 CN113992212B 公開（公告）日 2022-03-22
申請公布號 CN113992212B 申請公布日 2022-03-22
分類號 H03M13/27（2006.01）ICN 101707490 A,2010.05.12;CN 104184536 A,2014.12.03;CN 101534130 A,2009.09.16;CN 110278000 A,2019.09.24;CN 113258940 A,2021.08.13;CN 101771422 A,2010.07.07;US 10044369 B1,2018.08.07;US 6971057 B1,2005.11.29;US 2012320852 A1,2012.12.20 Yong Fang等.Block-Interleaved Error-Resilient Entropy Coding.《2007 IEEE International Symposium on Circuits and Systems （ISCAS）》.2007,全文.;廖燦輝等.基于迭代的同頻混合信號單通道盲分離/譯碼算法.《通信學報》.2011,第32卷（第8期）,111-117. 分類 基本電子電路;
發(fā)明人 黃海蓮;鄒剛;張哲;趙深林;劉波 申請（專利權）人 成都星聯(lián)芯通科技有限公司
代理機構 北京超凡宏宇專利代理事務所（特殊普通合伙） 代理人 彭星
地址 610000四川省成都市高新區(qū)西芯大道5號6棟7樓1號
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及譯碼技術領域，提供了一種數據交織方法及FPGA，所述方法包括：獲取每一譯碼器在當前時刻所需訪問的數據在每一譯碼器內部的數據偏移；按照預設交織規(guī)則，從多個存儲器中確定與每一譯碼器的數據偏移對應的目標存儲器及在目標存儲器中的目標存儲塊，其中，任意兩個譯碼器在當前時刻的目標存儲器及在對應目標存儲器中的目標存儲塊均不同；按照每一譯碼器的目標存儲器的目標存儲塊，訪問每一譯碼器與數據偏移對應的交織后的數據。本發(fā)明在不增加存儲器的情況下，避免了多個譯碼器并行譯碼時數據交織產生地址沖突。