數(shù)據(jù)交織方法及FPGA

基本信息

申請?zhí)?/td> CN202111607838.3 申請日 -
公開（公告）號 CN113992212A 公開（公告）日 2022-01-28
申請公布號 CN113992212A 申請公布日 2022-01-28
分類號 H03M13/27（2006.01）I 分類 基本電子電路;
發(fā)明人 黃海蓮;鄒剛;張哲;趙深林;劉波 申請（專利權(quán)）人 成都星聯(lián)芯通科技有限公司
代理機(jī)構(gòu) 北京超凡宏宇專利代理事務(wù)所（特殊普通合伙） 代理人 彭星
地址 610000四川省成都市高新區(qū)西芯大道5號6棟7樓1號
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及譯碼技術(shù)領(lǐng)域，提供了一種數(shù)據(jù)交織方法及FPGA，所述方法包括：獲取每一譯碼器在當(dāng)前時刻所需訪問的數(shù)據(jù)在每一譯碼器內(nèi)部的數(shù)據(jù)偏移；按照預(yù)設(shè)交織規(guī)則，從多個存儲器中確定與每一譯碼器的數(shù)據(jù)偏移對應(yīng)的目標(biāo)存儲器及在目標(biāo)存儲器中的目標(biāo)存儲塊，其中，任意兩個譯碼器在當(dāng)前時刻的目標(biāo)存儲器及在對應(yīng)目標(biāo)存儲器中的目標(biāo)存儲塊均不同；按照每一譯碼器的目標(biāo)存儲器的目標(biāo)存儲塊，訪問每一譯碼器與數(shù)據(jù)偏移對應(yīng)的交織后的數(shù)據(jù)。本發(fā)明在不增加存儲器的情況下，避免了多個譯碼器并行譯碼時數(shù)據(jù)交織產(chǎn)生地址沖突。