一種多接口和多協(xié)處理器的芯片
基本信息
| 申請(qǐng)?zhí)?/td> | CN201910583999.X | 申請(qǐng)日 | - |
| 公開（公告）號(hào) | CN110321317B | 公開（公告）日 | 2021-10-01 |
| 申請(qǐng)公布號(hào) | CN110321317B | 申請(qǐng)公布日 | 2021-10-01 |
| 分類號(hào) | G06F15/163（2006.01）I;G06F9/38（2006.01）I;G06F13/42（2006.01）I | 分類 | 計(jì)算；推算；計(jì)數(shù); |
| 發(fā)明人 | 李立;范振偉;焦英華;李凌浩;于飛洋 | 申請(qǐng)（專利權(quán)）人 | 兆訊恒達(dá)科技股份有限公司 |
| 代理機(jī)構(gòu) | 北京慧誠智道知識(shí)產(chǎn)權(quán)代理事務(wù)所（特殊普通合伙） | 代理人 | 李楠 |
| 地址 | 100080北京市海淀區(qū)蘇州街20號(hào)院2號(hào)樓四層北側(cè) | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明實(shí)施例涉及一種多接口和多協(xié)處理器的芯片，其特征在于，所述芯片包括：主處理器；第一高速數(shù)據(jù)總線；存儲(chǔ)模塊組，存儲(chǔ)模塊組包括第一存儲(chǔ)模塊組和第二存儲(chǔ)模塊組；第二高速數(shù)據(jù)總線；內(nèi)存模塊；協(xié)處理器模塊組，協(xié)處理器模塊組包括多個(gè)協(xié)處理器；第一低速數(shù)據(jù)總線；安全模塊組，安全模塊組包括第一安全模塊組和第二安全模塊組；第二低速數(shù)據(jù)總線；接口模塊組，接口模塊組包括第一接口模塊組和第二接口模塊組。本發(fā)明實(shí)施例集成了多種通訊接口能同時(shí)與多接口的外設(shè)完成數(shù)據(jù)傳輸；集成了多種協(xié)處理器能同時(shí)滿足多種數(shù)據(jù)加解密要求；集成了多種安全模塊能及時(shí)應(yīng)對(duì)多種外部攻擊。 |
