一種基于FPGA的可擴(kuò)展的多端口DDR3控制器
基本信息
| 申請(qǐng)?zhí)?/td> | CN202010345110.7 | 申請(qǐng)日 | - |
| 公開（公告）號(hào) | CN111581132A | 公開（公告）日 | 2020-08-25 |
| 申請(qǐng)公布號(hào) | CN111581132A | 申請(qǐng)公布日 | 2020-08-25 |
| 分類號(hào) | G06F13/16(2006.01)I;G06F15/78(2006.01)I | 分類 | 計(jì)算；推算；計(jì)數(shù); |
| 發(fā)明人 | 夏明敏;李正剛;朱天雄 | 申請(qǐng)（專利權(quán)）人 | 武漢中科牛津波譜技術(shù)有限公司 |
| 代理機(jī)構(gòu) | 上海精晟知識(shí)產(chǎn)權(quán)代理有限公司 | 代理人 | 武漢中科牛津波譜技術(shù)有限公司 |
| 地址 | 430000湖北省武漢市東湖新技術(shù)開發(fā)區(qū)光谷七路128號(hào) | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明涉及通訊技術(shù)領(lǐng)域，尤其涉及一種基于FPGA的可擴(kuò)展的多端口DDR3控制器，包括仲裁模塊、讀寫空間大小管理模塊、DDR3 IP核控制模塊和FIFO接口控制模塊，所述仲裁模塊、讀寫空間大小管理模塊、DDR3 IP核控制模塊和FIFO接口控制模塊依次電連接；所述仲裁模塊用于根據(jù)讀寫空間大小管理模塊提供的讀寫剩余可用地址空間大小、各端口所對(duì)應(yīng)的FIFO容量閾值和各端口按實(shí)際需求排列的優(yōu)先級(jí)信息來綜合仲裁管理各端口的讀寫請(qǐng)求。本發(fā)明具有標(biāo)準(zhǔn)FIFO讀寫接口形式、端口數(shù)量可配置、單次讀寫大小可配置、各端口地址空間大小總量可配置以及控制器內(nèi)部提供各端口讀寫優(yōu)先級(jí)仲裁。?? |
