一種QFN/DFN疊加式芯片

基本信息

申請?zhí)?/td> CN201920856021.1 申請日 -
公開（公告）號 CN209691744U 公開（公告）日 2019-11-26
申請公布號 CN209691744U 申請公布日 2019-11-26
分類號 H01L23/495（2006.01）; H01L23/49（2006.01）; H01L23/31（2006.01）; H01L25/04（2014.01） 分類 基本電氣元件;
發(fā)明人 彭勇; 謝兵; 趙從壽; 韓彥召; 王釗; 周根強; 金郡; 唐振寧; 倪權(quán); 張振林 申請（專利權(quán)）人 池州華宇電子科技股份有限公司
代理機構(gòu) - 代理人 -
地址 247100 安徽省池州市經(jīng)濟(jì)技術(shù)開發(fā)區(qū)電子信息產(chǎn)業(yè)園10號
法律狀態(tài) -

摘要

摘要 本實用新型公開了一種QFN/DFN疊加式芯片，包括框架、引腳、銀漿層、第一芯片、粘接層、第二芯片、第一焊球、第一焊線、第二焊球、第二焊線，第一芯片采用銀漿層與框架固定，而使用厚度為0.025mm的粘接層替代0.05mm銀漿層來對第二芯片固定，可以有效降低整體高度，通過在第二芯片上設(shè)置第一焊球，第一焊線可從第一焊球的側(cè)面引出，且第一焊線采用0.025mm的軟銅線，因此，第一焊線可以獲得較為平緩的過渡，避免突然折彎，有效防止第一焊線發(fā)生脫焊不良，同時有效降低整體高度。在空間較為充裕引腳上設(shè)置第二焊球，通過第二焊線將第一芯片與引腳連接，實現(xiàn)第一芯片的輸出。該裝置結(jié)構(gòu)簡單，通過疊加式設(shè)計，實現(xiàn)多芯片的封裝，且整體高度較低，滿足使用要求。