高速ADC芯片的自動(dòng)測(cè)試平臺(tái)及其軟件架構(gòu)設(shè)計(jì)方法

基本信息

申請(qǐng)?zhí)?/td> CN201710433927.8 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN107390109B 公開(kāi)（公告）日 2019-12-24
申請(qǐng)公布號(hào) CN107390109B 申請(qǐng)公布日 2019-12-24
分類(lèi)號(hào) G01R31/28 分類(lèi) 測(cè)量；測(cè)試;
發(fā)明人 王潛 申請(qǐng)（專(zhuān)利權(quán)）人 蘇州迅芯微電子有限公司
代理機(jī)構(gòu) 西安通大專(zhuān)利代理有限責(zé)任公司 代理人 蘇州迅芯微電子有限公司
地址 215028 江蘇省蘇州市蘇州工業(yè)園區(qū)星湖街218號(hào)A—110C單元
法律狀態(tài) -

摘要

摘要 本發(fā)明公開(kāi)一種高速ADC芯片的自動(dòng)測(cè)試平臺(tái)及其軟件架構(gòu)設(shè)計(jì)方法，設(shè)計(jì)方法包括：步驟1、FPGA底層邏輯驅(qū)動(dòng)設(shè)計(jì)：FPGA底層邏輯部分，完成硬件基礎(chǔ)的搭建，包括實(shí)現(xiàn)硬件模塊的底層邏輯控制、基礎(chǔ)計(jì)算和軟核硬件配置；主要設(shè)計(jì)包括被測(cè)高速ADC的同步驅(qū)動(dòng)算法設(shè)計(jì)、校準(zhǔn)算法設(shè)計(jì)、板載高精度ADC/DAC和寄存器陣列的硬件驅(qū)動(dòng)設(shè)計(jì)、硬件FFT運(yùn)算；步驟2、測(cè)試參數(shù)獲取：FPGA軟核接收上位機(jī)命令控制測(cè)試流程，并發(fā)送命令給FPGA硬件程序，驅(qū)動(dòng)外部電路，獲取數(shù)據(jù)，應(yīng)用處理算法，得出測(cè)試參數(shù)數(shù)值；測(cè)試參數(shù)主要分為靜態(tài)參數(shù)和動(dòng)態(tài)參數(shù)；步驟3、上位機(jī)程序設(shè)計(jì)。實(shí)現(xiàn)了同時(shí)測(cè)量芯片的高精度電平特性與高速率數(shù)據(jù)特性，并通過(guò)編程控制，可實(shí)現(xiàn)“一鍵獲取”。