時鐘校準電路和可編程邏輯芯片

基本信息

申請?zhí)?/td> CN202110413808.2 申請日 -
公開（公告）號 CN113315493A 公開（公告）日 2021-08-27
申請公布號 CN113315493A 申請公布日 2021-08-27
分類號 H03K5/156（2006.01）I;H03K19/173（2006.01）I 分類 基本電子電路;
發(fā)明人 林協(xié)群;劉可勇;劉磊;馮堅;馬硝霞 申請（專利權(quán)）人 深圳市紫光同創(chuàng)電子有限公司
代理機構(gòu) 深圳市智圈知識產(chǎn)權(quán)代理事務(wù)所（普通合伙） 代理人 周獻
地址 518000廣東省深圳市南山區(qū)粵海街道高新區(qū)社區(qū)高新南一道015號國微研發(fā)大樓401
法律狀態(tài) -

摘要

摘要 本申請?zhí)峁┝艘环N時鐘校準電路和可編程邏輯芯片，涉及集成電路技術(shù)領(lǐng)域，改善多個電路單元間信號延時的問題。該電路包括：第一延時電路包括第一延時單元和第一控制電路，第一延時單元在第一控制電路的控制下向鑒相器輸入第一輸出時鐘。第二延時電路包括第二延時單元和第二控制電路，第二延時單元在第二控制電路的控制下向鑒相器輸入第二輸出時鐘。鑒相器計算第一輸出時鐘和第二輸出時鐘的相位之差得到比較結(jié)果，比較結(jié)果大于或等于相位閾值時，將比較結(jié)果反饋至第一延時電路和/或第二延時電路，第一控制電路根據(jù)比較結(jié)果向鑒相器輸入新的第一輸出時鐘和/或第二控制電路根據(jù)比較結(jié)果向鑒相器輸入新的第二輸出時鐘，直至新的比較結(jié)果小于相位閾值。