一種差分輸入電壓電荷比例縮放SAR_ADC

基本信息

申請?zhí)?/td> CN202210270893.6 申請日 -
公開（公告）號 CN114567323A 公開（公告）日 2022-05-31
申請公布號 CN114567323A 申請公布日 2022-05-31
分類號 H03M1/08（2006.01）I;H03M1/46（2006.01）I 分類 基本電子電路;
發(fā)明人 熊守芬;李景虎;賴楊林;黃輝;羅文宇;郭贏寰;涂航輝 申請（專利權(quán)）人 廈門億芯源半導體科技有限公司
代理機構(gòu) 哈爾濱市松花江專利商標事務(wù)所 代理人 -
地址 361000福建省廈門市自由貿(mào)易試驗區(qū)廈門片區(qū)港中路1736號402單元
法律狀態(tài) -

摘要

摘要 一種差分輸入電壓電荷比例縮放SAR_ADC，屬于集成電路領(lǐng)域，本發(fā)明為解決常用的多位SAR_ADC電路需要大量的電容占用芯片面積的問題。本發(fā)明包括VREF分壓器、電容陣列DAC1、電容陣列DAC2、比較器、SAR邏輯電路和N位寄存器；電容陣列DAC1和電容陣列DAC2均采用A+B位組合式DAC，高位A部分為電容式縮放，低位B部分為參考電壓式縮放，N＝A+B；VREF分壓器為電容陣列DAC1和電容陣列DAC2提供電壓；電容陣列DAC1和電容陣列DAC2接入差分輸入信號VREF?AD和AD，其中VREF為系統(tǒng)參考電壓，AD為模擬輸入信號；電容陣列DAC1和電容陣列DAC2在SAR邏輯電路控制下各輸出N次電壓值，每次輸出電壓VO1和VO2經(jīng)由比較器作差比較，每次比較結(jié)果作為一個有效位存儲在N位寄存器中，經(jīng)過N次比較形成的轉(zhuǎn)換結(jié)果輸出。