基于多FPGA系統(tǒng)的并行RTL綜合方法、存儲介質(zhì)

基本信息

申請?zhí)?/td> CN202111369897.1 申請日 -
公開（公告）號 CN114330174A 公開（公告）日 2022-04-12
申請公布號 CN114330174A 申請公布日 2022-04-12
分類號 G06F30/327（2020.01）I 分類 計算；推算；計數(shù);
發(fā)明人 葉磊;黃侃;李艷榮;王俊杰;周立兵;白耿 申請（專利權(quán)）人 國微集團（深圳）有限公司
代理機構(gòu) 深圳市康弘知識產(chǎn)權(quán)代理有限公司 代理人 尹彥
地址 518000廣東省深圳市南山區(qū)粵海街道高新區(qū)社區(qū)沙河西路1801號國實大廈22A
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種基于多FPGA系統(tǒng)的并行RTL綜合方法、存儲介質(zhì)。其中基于多FPGA系統(tǒng)的并行RTL綜合方法，包括：根據(jù)頂部節(jié)點對被測試設(shè)計的各個實例進行遍歷創(chuàng)建層次樹；并行遍歷所述層次樹對每一個模塊進行唯一化處理，并記錄唯一化處理后的模塊的哈希值；以模塊為單位，對各模塊進行并行細化和邏輯映射，將各模塊對應(yīng)的被測試設(shè)計從RTL轉(zhuǎn)換為門級電路；將各個模塊對應(yīng)的門級電路合并為一個整體形成層次化網(wǎng)表；統(tǒng)計層次化網(wǎng)表所消耗的資源，并根據(jù)資源約束自動選擇超圖單元；采用分割工具進行分割，形成各個FPGA對應(yīng)的網(wǎng)表。本發(fā)明實現(xiàn)了RTL的并行綜合處理，不僅可以應(yīng)對大規(guī)模的集成電路，同時還可以提高仿真驗證效率。