一種基于FPGA的CFAR參考單元求和及恒虛警率檢測方法及裝置

基本信息

申請?zhí)?/td> CN201811115015.7 申請日 -
公開（公告）號 CN109343824A 公開（公告）日 2019-02-15
申請公布號 CN109343824A 申請公布日 2019-02-15
分類號 G06F7/50 分類 計算；推算；計數(shù);
發(fā)明人 毛茅;劉耿燁;李躍星 申請（專利權(quán)）人 廣州全界通訊科技有限公司
代理機(jī)構(gòu) 北京集佳知識產(chǎn)權(quán)代理有限公司 代理人 廣州全界通訊科技有限公司
地址 510670 廣東省廣州市高新技術(shù)產(chǎn)業(yè)開發(fā)區(qū)科學(xué)大道162號B2區(qū)402
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種基于FPGA的CFAR參考單元求和及恒虛警率檢測方法及裝置，本發(fā)明通過改進(jìn)FPGA下的CFAR算法電路，采用技術(shù)手段在僅增加少量資源的基礎(chǔ)上設(shè)置了遞歸架構(gòu)的緩存單元，使得遞歸緩存單元的下級緩存子單元的存儲數(shù)據(jù)為上一級緩存子單元的存儲數(shù)據(jù)與新輸入數(shù)據(jù)之和，并根據(jù)新輸入數(shù)據(jù)逐級更新緩存單元中存儲的數(shù)據(jù)，達(dá)到了在不需要進(jìn)行減法運(yùn)算的前提下，確保參與參考單元求和運(yùn)算的數(shù)據(jù)量的效果，從而提高了FPGA下的參考單元數(shù)據(jù)的求和運(yùn)算速度。