SRAM存儲器的內(nèi)部時鐘產(chǎn)生電路

基本信息

申請?zhí)?/td> CN202011450900.8 申請日 -
公開（公告）號 CN112491399A 公開（公告）日 2021-03-12
申請公布號 CN112491399A 申請公布日 2021-03-12
分類號 H03K3/02(2006.01)I;G11C11/417(2006.01)I 分類 基本電子電路;
發(fā)明人 徐曉明;吳浩 申請（專利權(quán)）人 蘇州騰芯微電子有限公司
代理機構(gòu) 蘇州曼博專利代理事務(wù)所（普通合伙） 代理人 宋俊華
地址 215000江蘇省蘇州市工業(yè)園區(qū)星湖街328號創(chuàng)意產(chǎn)業(yè)園4-A405單元
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種SRAM存儲器的內(nèi)部時鐘產(chǎn)生電路，包括延時模塊、與非門ND1、上拉PMOS管MP1以及下拉NMOS管MN1；延時模塊對外部時鐘信號CLK進行延時和反向，生成延時信號CKB；與非門ND1的輸入端分別連接外部時鐘信號CLK和延時信號CKB，輸出端生成控制信號SIG1；上拉PMOS管MP1受控制信號SIG1控制開斷，且被控制信號SIG1開啟時，將內(nèi)部時鐘信號LCK上拉為高電平；下拉NMOS管MN1受內(nèi)部時鐘關(guān)斷信號STCK控制開斷，且被內(nèi)部時鐘關(guān)斷信號STCK開啟時，將內(nèi)部時鐘信號LCK下拉為低電平。本發(fā)明LCK的產(chǎn)生速度更快，本發(fā)明電路使用的管子更少，節(jié)省版圖的面積；在低電壓工作狀態(tài)下，本發(fā)明具有更強的驅(qū)動能力；本發(fā)明還能解決外部大延時時鐘無法生成內(nèi)部時鐘的難題。??