淺溝槽隔離結(jié)構(gòu)及其制作方法

基本信息

申請?zhí)?/td> CN201711189708.6 申請日 -
公開（公告）號 CN107994016B 公開（公告）日 2019-08-27
申請公布號 CN107994016B 申請公布日 2019-08-27
分類號 H01L27/02;H01L21/762 分類 基本電氣元件;
發(fā)明人 不公告發(fā)明人 申請（專利權(quán)）人 睿力集成電路有限公司
代理機構(gòu) 上海光華專利事務(wù)所（普通合伙） 代理人 羅泳文
地址 230601 安徽省合肥市經(jīng)濟技術(shù)開發(fā)區(qū)翠微路6號海恒大廈630室
法律狀態(tài) -

摘要

摘要 本發(fā)明提供一種淺溝槽隔離結(jié)構(gòu)及其制作方法，包括：半導(dǎo)體襯底、溝槽、氧化層、內(nèi)襯層以及介質(zhì)層，溝槽用以隔離第一PMOS晶體管與第二PMOS晶體管，氧化層形成于溝槽的側(cè)壁及底部，內(nèi)襯層形成于溝槽的氧化層的表面，且溝槽底部的內(nèi)襯層被完全去除或部分去除，以形成具有隔離間隙的非連續(xù)內(nèi)襯層，介質(zhì)層填充于溝槽中。本發(fā)明將淺溝槽隔離結(jié)構(gòu)底部的內(nèi)襯層去除，以形成具有隔離間隙的非連續(xù)內(nèi)襯層，使得淺溝槽隔離結(jié)構(gòu)底部不會有足夠量的載流子聚集，避免晶體管襯底中的空穴聚集而導(dǎo)致的漏電。本發(fā)明可以減小PMOS晶體管之間的漏電流，并減小PMOS晶體管老化后維持電流的異常增加。