一種集成電路的時延特性改進方法、裝置及存儲介質(zhì)

基本信息

申請?zhí)?/td> CN202110367244.3 申請日 -
公開（公告）號 CN113204938A 公開（公告）日 2021-08-03
申請公布號 CN113204938A 申請公布日 2021-08-03
分類號 G06F30/398（2020.01）I;G06F30/27（2020.01）I 分類 計算；推算；計數(shù);
發(fā)明人 蔣信;劉瑞盛;喻濤 申請（專利權(quán)）人 普賽微科技（杭州）有限公司
代理機構(gòu) 廣州市越秀區(qū)哲力專利商標事務(wù)所（普通合伙） 代理人 孫柳
地址 310000浙江省杭州市臨安區(qū)青山湖街道大園路1188號2幢3層3034A室
法律狀態(tài) -

摘要

摘要 本發(fā)明公開一種集成電路的時延特性改進方法，包括：對流片后的集成電路進行測試并根據(jù)測試數(shù)據(jù)建立機器學(xué)習(xí)模型；根據(jù)機器學(xué)習(xí)模型對集成電路的關(guān)鍵時延路徑進行預(yù)測分析，以及根據(jù)預(yù)測結(jié)果對集成電路的設(shè)計方案進行改進；根據(jù)機器學(xué)習(xí)模型對改進后的集成電路的關(guān)鍵時延路徑進行預(yù)測分析，以及判斷改進后的集成電路的時延特性是否滿足設(shè)計規(guī)格要求，若否時，對新的集成電路的設(shè)計方案進行再次改進后再判斷。本發(fā)明根據(jù)測試數(shù)據(jù)建立機器學(xué)習(xí)模型，實現(xiàn)對集成電路的關(guān)鍵時延路徑進行預(yù)測，為集成電路的設(shè)計方案的改進提供了數(shù)據(jù)依據(jù)，可縮短產(chǎn)品開發(fā)周期以及降低開發(fā)成本。本發(fā)明還提供了一種集成電路的時延特性改進裝置及存儲介質(zhì)。