一種對(duì)VerilogHDL進(jìn)行行為仿真的方法
基本信息
| 申請(qǐng)?zhí)?/td> | CN202210427569.0 | 申請(qǐng)日 | - |
| 公開（公告）號(hào) | CN114528793B | 公開（公告）日 | 2022-07-01 |
| 申請(qǐng)公布號(hào) | CN114528793B | 申請(qǐng)公布日 | 2022-07-01 |
| 分類號(hào) | G06F30/3308（2020.01）I | 分類 | 計(jì)算；推算；計(jì)數(shù); |
| 發(fā)明人 | 王彥鵬;李立;謝輝 | 申請(qǐng)（專利權(quán)）人 | 湖南泛聯(lián)新安信息科技有限公司 |
| 代理機(jī)構(gòu) | 長(zhǎng)沙市護(hù)航專利代理事務(wù)所（特殊普通合伙） | 代理人 | - |
| 地址 | 410005湖南省長(zhǎng)沙市開福區(qū)伍家?guī)X街道棲鳳路486號(hào)凱樂微谷商務(wù)中心1棟1710、1711房 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明公開了一種對(duì)Verilog HDL進(jìn)行行為仿真的方法，包括獲取當(dāng)前仿真時(shí)刻的5個(gè)事件隊(duì)列，檢測(cè)隊(duì)列A是否為空，若不為空，依次執(zhí)行隊(duì)列A中事件的處理函數(shù)；檢查隊(duì)列B是否為空，如果不為空，依次執(zhí)行隊(duì)列B中事件的處理函數(shù)；檢查隊(duì)列C是否為空，如果不為空，依次執(zhí)行隊(duì)列C中事件的處理函數(shù)；檢查隊(duì)列B是否為空，如果為空，檢查隊(duì)列D是否為空，如果不為空，依次執(zhí)行隊(duì)列D中事件的處理函數(shù)；檢查隊(duì)列B是否為空，如果為空，檢查隊(duì)列D是否為空，如果為空，檢查是否觸發(fā)了系統(tǒng)函數(shù)，如果觸發(fā)了，依次執(zhí)行隊(duì)列E被觸發(fā)的系統(tǒng)函數(shù)，完成當(dāng)前仿真時(shí)刻的隊(duì)列。在保證與verilog標(biāo)準(zhǔn)語義一致的前提下，更容易使用編程語言實(shí)現(xiàn)。 |
