基于FPGA芯片實(shí)現(xiàn)的scanchain電路的測試系統(tǒng)及方法

基本信息

申請?zhí)?/td> CN202110611408.2 申請日 -
公開（公告）號 CN113377587A 公開（公告）日 2021-09-10
申請公布號 CN113377587A 申請公布日 2021-09-10
分類號 G06F11/22（2006.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 張益暢 申請（專利權(quán)）人 珠海昇生微電子有限責(zé)任公司
代理機(jī)構(gòu) 廣州三環(huán)專利商標(biāo)代理有限公司 代理人 侯麗燕
地址 519000廣東省珠海市高新區(qū)唐家灣鎮(zhèn)金唐路1號港灣1號科創(chuàng)園24棟B區(qū)3層302室
法律狀態(tài) -

摘要

摘要 本發(fā)明涉及一種基于FPGA芯片實(shí)現(xiàn)的scan chain電路的測試系統(tǒng)及方法，所述測試系統(tǒng)集成于FPGA芯片上，包括：數(shù)據(jù)解析單元、存儲單元、時(shí)序發(fā)生單元、控制單元和結(jié)果輸出單元；方法包括S1，將原始scan chain電路的激勵(lì)信號和原始scan chain電路的預(yù)期輸出信號進(jìn)行數(shù)據(jù)解析和編碼，編碼后經(jīng)過scan chain電路進(jìn)行激勵(lì)和存儲，并對數(shù)據(jù)解析單元解析后scan chain電路的預(yù)期輸出信號進(jìn)行編碼并存儲；根據(jù)測試scan chain電路的時(shí)序波形對經(jīng)過編碼后的scan chain電路的激勵(lì)信號進(jìn)行采樣，并將采樣數(shù)據(jù)和存儲的預(yù)期輸出信號進(jìn)行數(shù)據(jù)比對；輸出結(jié)果。本發(fā)明實(shí)現(xiàn)了在小型FPGA平臺上對scan chain電路的測試，實(shí)現(xiàn)方案價(jià)格便宜，測試速度快。