用于FPGA芯片的高速串并轉(zhuǎn)換接口字同步電路

基本信息

申請?zhí)?/td> CN201922452678.4 申請日 -
公開（公告）號 CN211046907U 公開（公告）日 2020-07-17
申請公布號 CN211046907U 申請公布日 2020-07-17
分類號 H03M9/00 分類 基本電子電路;
發(fā)明人 王興興;馮曉玲;張亭亭;賈紅;陳維新;韋嶔;程顯志 申請（專利權(quán)）人 西安智多晶微電子有限公司
代理機(jī)構(gòu) 西安嘉思特知識產(chǎn)權(quán)代理事務(wù)所（普通合伙） 代理人 閆家偉
地址 710075 陜西省西安市高新區(qū)科技二路72號西岳閣102室
法律狀態(tài) -

摘要

摘要 本實(shí)用新型公開了一種用于FPGA芯片的高速串并轉(zhuǎn)換接口字同步電路，包括采樣模塊、串并轉(zhuǎn)換模塊、比較模塊和控制模塊，其中，采樣模塊用于對雙沿串行數(shù)據(jù)信號進(jìn)行上升沿采樣和下降沿采樣，獲得上升沿采樣信號和下降沿采樣信號；串并轉(zhuǎn)換模塊用于對上升沿采樣信號和下降沿采樣信號進(jìn)行串并轉(zhuǎn)換獲得并行數(shù)據(jù)信號；比較模塊用于比較并行數(shù)據(jù)信號與字同步字符是否一致，并產(chǎn)生字同步控制信號；控制模塊控制串并轉(zhuǎn)換模塊以并行數(shù)據(jù)信號移位的方式最終輸出與字同步字符一致的并行數(shù)據(jù)信號。本實(shí)用新型的電路能夠在串并轉(zhuǎn)換過程中對輸出的并行數(shù)據(jù)進(jìn)行校驗(yàn)和調(diào)整，將完成字同步后的并行數(shù)據(jù)輸出下一級電路，避免輸出錯誤的數(shù)據(jù)。