一種Verilog-A模型的優(yōu)化方法、電子設(shè)備及計(jì)算機(jī)可讀存儲介質(zhì)

基本信息

申請?zhí)?/td> CN202110235664.6 申請日 -
公開（公告）號 CN112965722A 公開（公告）日 2021-06-15
申請公布號 CN112965722A 申請公布日 2021-06-15
分類號 G06F8/41（2018.01）I;G06F8/51（2018.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 段思齊;陽杰;劉強(qiáng);邵雪;程明厚 申請（專利權(quán)）人 深圳華大九天科技有限公司
代理機(jī)構(gòu) 北京德崇智捷知識產(chǎn)權(quán)代理有限公司 代理人 王欣
地址 518100廣東省深圳市福田區(qū)福保街道福保社區(qū)市花路南側(cè)長富金茂大廈1號樓1312A室
法律狀態(tài) -

摘要

摘要 一種Verilog?A模型的優(yōu)化方法、電子設(shè)備及計(jì)算機(jī)可讀存儲介質(zhì)，所述方法，包括以下步驟：收集對雅可比矩陣有貢獻(xiàn)的變量，對所述變量進(jìn)行全局編碼；對所述變量進(jìn)行獨(dú)立編碼，建立全局編碼到獨(dú)立編碼的映射表；對變量依賴關(guān)系進(jìn)行優(yōu)化；輸出優(yōu)化后經(jīng)過獨(dú)立編碼的代碼。本發(fā)明的Verilog?A模型的優(yōu)化方法，通過對模塊中的編碼優(yōu)化來減少模型修改時產(chǎn)生的大量改動，在電路仿真器中對Verilog?A模型的計(jì)算進(jìn)行優(yōu)化加速的同時，改善模型的可復(fù)用性和可維護(hù)性。