一種基于ARM內(nèi)核的EtherCAT主站控制器

基本信息

申請(qǐng)?zhí)?/td> CN201811094921.3 申請(qǐng)日 -
公開(kāi)（公告）號(hào) CN108924027A 公開(kāi)（公告）日 2018-11-30
申請(qǐng)公布號(hào) CN108924027A 申請(qǐng)公布日 2018-11-30
分類號(hào) H04L12/40;H05K7/20 分類 電通信技術(shù);
發(fā)明人 張?zhí)觳?譚軼;李宏康 申請(qǐng)（專利權(quán)）人 武漢芯犀智能技術(shù)有限公司
代理機(jī)構(gòu) 北京眾達(dá)德權(quán)知識(shí)產(chǎn)權(quán)代理有限公司 代理人 武漢庫(kù)迪智能技術(shù)有限公司
地址 430000 湖北省武漢市洪山區(qū)關(guān)南園四路37號(hào)5號(hào)樓B棟9樓
法律狀態(tài) -

摘要

摘要 本申請(qǐng)?zhí)峁┝艘环N基于ARM內(nèi)核的EtherCAT主站控制器，應(yīng)用于一智能機(jī)械手，所述控制器包括：控制器外殼；中央處理器，所述中央處理器設(shè)置在所述控制器外殼內(nèi)部，包括：第一處理器，所述第一處理器與EtherCAT總線驅(qū)動(dòng)器連接，處理EtherCAT總線協(xié)議；第二處理器，所述第二處理器的一端與所述第一處理器連接，實(shí)現(xiàn)與所述第一處理器的數(shù)據(jù)交互；緩存電路，所述緩存電路與所述第一處理器連接；通訊電路，所述通訊電路與所述中央處理器連接；電源電路，所述電源電路與所述中央處理器、所述通訊電路連接。通過(guò)采用雙處理器方案，達(dá)到了通訊周期為100μs，保證了EtherCAT通訊的高實(shí)時(shí)性，成本費(fèi)用低，體積小，且具有豐富的外設(shè)接口和輸入輸出點(diǎn)的技術(shù)效果。