一種基于FPGA的高速國密算法密碼卡

基本信息

申請?zhí)?/td> CN202021674373.4 申請日 -
公開（公告）號 CN214122946U 公開（公告）日 2021-09-03
申請公布號 CN214122946U 申請公布日 2021-09-03
分類號 G06F21/87（2013.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 朱云;李元驊;樂宏彥 申請（專利權(quán)）人 北京數(shù)盾信息科技有限公司
代理機(jī)構(gòu) 雙鴨山欣合專利事務(wù)所（普通合伙） 代理人 黃志堅(jiān)
地址 100070北京市豐臺區(qū)南四環(huán)西路漢威國際三區(qū)1號樓6層
法律狀態(tài) -

摘要

摘要 一種基于FPGA的高速國密算法密碼卡，包括USB接口模塊、ARM處理器、FPGA模塊、隨機(jī)數(shù)發(fā)生器模塊、算法協(xié)處理器模塊、安全模塊、存儲模塊、連接器；該一種基于FPGA的高速國密算法密碼卡采用較新的PCI?e 3.0接口，其傳輸速率可達(dá)到8GT/s；數(shù)據(jù)不經(jīng)控制芯片直接由PCI?e 3.0接口傳入FPGA處理，達(dá)到了減少了中間數(shù)據(jù)傳輸環(huán)節(jié)，降低了數(shù)據(jù)最終返回的延遲，提高系統(tǒng)性能的有益效果；兩個(gè)FPGA邏輯芯片相互獨(dú)立，即提供2個(gè)加解密通道，算法吞吐性能可達(dá)40Gbps以上；每個(gè)FPGA的PCI?e接口包括4個(gè)DMA通道可以并行傳輸數(shù)據(jù)，達(dá)到了提高數(shù)據(jù)交互性能的有益效果；數(shù)據(jù)進(jìn)入FPGA后經(jīng)過SWITCH再分配到各個(gè)算法核，由FPGA內(nèi)部做動態(tài)負(fù)載均衡，以達(dá)到最大效率的有益效果。