一種基于FPGA的神經(jīng)網(wǎng)絡(luò)卷積運算加速方法
基本信息
| 申請?zhí)?/td> | CN202010652922.6 | 申請日 | - |
| 公開（公告）號 | CN111814972A | 公開（公告）日 | 2020-10-23 |
| 申請公布號 | CN111814972A | 申請公布日 | 2020-10-23 |
| 分類號 | G06N3/063(2006.01)I | 分類 | 計算；推算；計數(shù); |
| 發(fā)明人 | 張建城 | 申請（專利權(quán)）人 | 上海雪湖科技有限公司 |
| 代理機(jī)構(gòu) | 上海浙晟知識產(chǎn)權(quán)代理事務(wù)所（普通合伙） | 代理人 | 上海雪湖科技有限公司 |
| 地址 | 200050上海市長寧區(qū)長寧路999號6樓6275室 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明涉及到深度學(xué)習(xí)硬件加速技術(shù)領(lǐng)域，尤其涉及到一種基于FPGA的神經(jīng)網(wǎng)絡(luò)卷積運算加速方法。包括使用9個乘法器IP core，在設(shè)置時選擇調(diào)用DSP資源，以3個乘法器為一組，使用兩級加法器將三個乘法器的輸出結(jié)果相加，兩級加法器的輸出數(shù)據(jù)送入累加器中，最后再將三個累加器的結(jié)果通過后面額外設(shè)置的兩級加法器再次相加，完成運算加速。本發(fā)明可以同時兼容3x3和1x1的卷積核計算，相比于其他方案，它的優(yōu)點在于節(jié)省布線資源和寄存器的使用數(shù)量，邏輯也相對簡單，并且實現(xiàn)了全流水的操作提高了模塊的計算效率。?? |
