MRAM陣列的測(cè)試電路
基本信息
| 申請(qǐng)?zhí)?/td> | CN201910662234.5 | 申請(qǐng)日 | - |
| 公開(kāi)（公告）號(hào) | CN112259151B | 公開(kāi)（公告）日 | 2022-06-24 |
| 申請(qǐng)公布號(hào) | CN112259151B | 申請(qǐng)公布日 | 2022-06-24 |
| 分類(lèi)號(hào) | G11C29/56 | 分類(lèi) | 信息存儲(chǔ); |
| 發(fā)明人 | 熊保玉;劉少鵬;何世坤 | 申請(qǐng)（專(zhuān)利權(quán)）人 | 中電海康集團(tuán)有限公司 |
| 代理機(jī)構(gòu) | 北京蘭亭信通知識(shí)產(chǎn)權(quán)代理有限公司 | 代理人 | 孫峰芳 |
| 地址 | 311121 浙江省杭州市余杭區(qū)文一西路1500號(hào)1幢311室 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明提供一種MRAM陣列的測(cè)試電路，包括：列譯碼器、列選擇器以及測(cè)試陣列，所述測(cè)試陣列的其中一行為測(cè)試行，所述測(cè)試陣列的全部列以每?jī)闪袨橐唤M合列，所述測(cè)試行上的位于每個(gè)組合列的第一列上的存儲(chǔ)單元為測(cè)試單元，所述測(cè)試單元的MTJ底電極連接至所在組合列的第二列的源線，該源線作為測(cè)試信號(hào)線輸出測(cè)試信號(hào)，其中，所述列譯碼器，用于根據(jù)輸入的地址信號(hào)，輸出列選擇線信號(hào)；所述列選擇器，用于根據(jù)列選擇線信號(hào)，將位線信號(hào)端、源線信號(hào)端以及測(cè)試信號(hào)端選擇連接至所述測(cè)試陣列的其中一組合列的第一列的位線、第一列的源線以及第二列的源線。本發(fā)明能夠?qū)RAM陣列中的其中一行上的多個(gè)存儲(chǔ)單元進(jìn)行參數(shù)測(cè)試。 |
