MRAM陣列的測試電路

基本信息

申請?zhí)?/td> 2019106622415 申請日 -
公開（公告）號 CN112259152A 公開（公告）日 2021-01-22
申請公布號 CN112259152A 申請公布日 2021-01-22
分類號 G11C29/56(2006.01)I 分類 信息存儲;
發(fā)明人 熊保玉;劉少鵬;何世坤 申請（專利權(quán)）人 中電海康集團有限公司
代理機構(gòu) 北京蘭亭信通知識產(chǎn)權(quán)代理有限公司 代理人 孫峰芳
地址 311121浙江省杭州市余杭區(qū)文一西路1500號1幢311室
法律狀態(tài) -

摘要

摘要 本發(fā)明提供一種MRAM陣列的測試電路，包括：列譯碼器、列選擇器、字線譯碼器、行選擇器以及測試陣列，測試陣列的一條對角線上的存儲單元為測試單元，所述測試單元的MTJ底電極連接至晶體管漏極，且所述測試單元的MTJ底電極連接至所述測試單元所在行的的測試信號線，除所述測試單元以外的存儲單元的MTJ底電極與晶體管漏極處于斷開狀態(tài)，且MTJ底電極和晶體管漏極浮空；通過列譯碼器和列選擇器，將位線信號端和源線信號端選擇連接至測試單元所在列的位線和源線；通過字線譯碼器和行選擇器，將測試單元所在行的測試信號線選擇連接至測試信號端。本發(fā)明能夠?qū)RAM陣列中的一條對角線上的多個存儲單元進行參數(shù)測試。??