一種在FPGA上運(yùn)行卷積神經(jīng)網(wǎng)絡(luò)的方法、裝置及系統(tǒng)

基本信息

申請(qǐng)?zhí)?/td> CN201910075397.3 申請(qǐng)日 -
公開（公告）號(hào) CN109840589A 公開（公告）日 2019-06-04
申請(qǐng)公布號(hào) CN109840589A 申請(qǐng)公布日 2019-06-04
分類號(hào) G06N3/04（2006.01）I; G06N3/08（2006.01）I 分類 計(jì)算；推算；計(jì)數(shù);
發(fā)明人 陳海波 申請(qǐng)（專利權(quán)）人 深蘭人工智能芯片研究院（江蘇）有限公司
代理機(jī)構(gòu) 北京同達(dá)信恒知識(shí)產(chǎn)權(quán)代理有限公司 代理人 深蘭人工智能芯片研究院（江蘇）有限公司
地址 213161 江蘇省常州市武進(jìn)區(qū)常武中路18號(hào)常州科教城創(chuàng)研港4號(hào)樓103
法律狀態(tài) -

摘要

摘要 本發(fā)明提供一種在FPGA上運(yùn)行卷積神經(jīng)網(wǎng)絡(luò)的方法、裝置及系統(tǒng)，用于解決現(xiàn)有技術(shù)中在FPGA上運(yùn)行卷積神經(jīng)網(wǎng)絡(luò)時(shí)，存在實(shí)施步驟繁瑣、時(shí)間成本高的問題。方法包括：上位機(jī)根據(jù)預(yù)設(shè)的量化位寬計(jì)算對(duì)卷積神經(jīng)網(wǎng)絡(luò)模型的每個(gè)卷積層的各個(gè)計(jì)算參數(shù)進(jìn)行量化的壓縮尺度；根據(jù)每個(gè)卷積層對(duì)應(yīng)的壓縮尺度，確定出FPGA在執(zhí)行該卷積層的運(yùn)算時(shí)，該FPGA對(duì)該卷積層進(jìn)行卷積計(jì)算所使用的卷積核權(quán)重Wf、對(duì)該卷積層的卷積計(jì)算結(jié)果進(jìn)行移位操作的移位尺度參數(shù)scalef1以及對(duì)該卷積層的移位計(jì)算結(jié)果進(jìn)行偏置操作的偏置Biasf；將每個(gè)卷積層對(duì)應(yīng)的Wf、scalef以及Biasf寫入該FPGA，以使該FPGA在運(yùn)行該卷積神經(jīng)網(wǎng)絡(luò)模型時(shí)，基于每個(gè)卷積層對(duì)應(yīng)的Wf、scalef以及Biasf執(zhí)行該卷積層的運(yùn)算。